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書

• Maurizio Palesi和Masoud Daneshtalab。NetworksonChip中的路由算法。
  施普林格。ISBN 9781461482734。

期刊論文

1. A.米尼奧，M.帕萊西，G.阿西亞，V.卡塔尼亞。毫米波WiNoC體係結構中的運行時可調發射功率技術。接受發表在IEEE Transactions on Very Large Scale Integration Systems, 2015。
2. N. Jafarzadeh, M. Palesi, S. Eskandari, S. Hessabi, A. AfzaliKusha。一種低能耗可靠的片上網絡數據通信方案。接受IEEE Transactions on ComputerAided Design of Integrated Circuits and Systems, 2015。
3. 唐敏，林曉霞，帕勒西。路由壓力:路由算法的信道相關和流量感知度量。電子工程學報，2015年3月，26(3)。
4. Palesi先生，Collotta先生，A. Mineo, V. Catania。一種適用於無線網絡芯片架構的高效無線訪問控製機製。電子學報，2015，(2)pp. 3856。
5. M. Palesi, D. Patti, G. Ascia, D. Panno, V. Catania。低功耗片上網絡的耦合路由算法與數據編碼。計算機科學學報，2015,11(3)，pp. 552566。
6. 唐敏，林曉霞，帕勒西。基於壓力模型的自適應路由離線設計方法。集成電路與係統計算機輔助設計學報，34(2)，2015年2月，pp. 307320。
7. 王曉霞，楊敏，薑勇，M. Daneshtalab, M. Palesi, mat .。動態網絡工作流優勢適應的自調優網絡芯片研究。ACM嵌入式計算係統彙刊。13(2)，2014年1月。
8. N. Jafarzadeh, M. Palesi, A. Khademzadeh, A. AfzaliKusha。降低片上網絡能耗的數據編碼技術。IEEE超大規模集成彙刊。2014年3月22(3)。
9. 丹尼斯塔拉布，帕勒西，普羅西拉，赫馬尼。多核嵌入式係統特刊編輯。微處理器與微係統，38(6)，2014年8月。
10. 王曉霞，楊敏，薑玉雲，劉平，麥濤，巴格紮德。高效的3D NetworksonChip組播方案。係統架構學報，59(9)，2013年10月，pp. 693-708。
11. 沈飛，Palesi先生，楊敏。客座編輯介紹新型片上並行架構和軟件支持特刊。並行計算雜誌，2013年9月。
12. Mak, Palesi先生，Daneshtalab先生。新興芯片網絡和體係結構特刊社論。計算機與數字技術，2013。doi: 10.1049 / ietcdt.2013.0144
13. 王曉霞，劉平，楊敏，帕萊西，蔣勇，黃敏春。節能運行時增量映射3D NetworksonChip。計算機科學與技術，28(1)，pp. 5471, 2013年1月。
14. M. Palesi, R. Tornero, J. M. Orduna, D. Panno, V. Catania。網絡芯片中魯棒路由算法和映射核心設計:一種基於多目標進化的方法。計算機科學學報。18(7)，pp. 937969。
15. D.帕蒂，A.斯帕達奇尼，M.帕勒西，F.法茲諾，V.卡塔尼亞。使用可視化MIPS64 CPU模擬器支持本科計算機體係結構學生。《教育科學學報》第3期，第406411頁，2012年8月。
16. 馬誌強，夏方鋒，馬誌強，馬誌強。NetworksonChip中用於運行時死鎖檢測的嵌入式傳遞閉包網絡。IEEE並行與分布式係統彙刊，23(7)，第12051215頁，2012年7月。
17. 沈飛，楊明，M. Palesi:客座編輯對新興計算體係結構和係統特刊的介紹。計算機與電氣工程38(3):722723,2012。
18. M. Palesi, S. Kumar, R. Marculescu。芯片上網絡架構和設計方法特刊編輯。微處理器與微係統雜誌。2011年1月。
19. M. Palesi, G. Ascia, F. Fazzino, V. Catania。片上網絡中的數據編碼方案。集成電路與係統計算機輔助設計學報，30(5)，2011年5月。
20. 楊敏，薑勇，劉平，帕萊西。《高效能、高性能通用用途和特定應用計算體係結構》特刊編輯。國際高性能係統體係結構雜誌。2(3/4)，2010。
21. G. Ascia, V. Catania, A. G. Di Nuovo, M. Palesi, D. Patti。嵌入式計算機係統設計空間探索的高效多目標進化算法性能評估。應用軟計算，11(1)，382398頁，2011年1月。
22. M. Palesi, S. Kumar, V. Catania。利用部分故障鏈路的使用來提高片上網絡的產量和性能。集成電路與係統計算機輔助設計學報，29(3)，pp. 426440, 2010年3月。
23. M. Palesi, S. Kumar, V. Catania。網絡芯片平台的帶寬感知路由算法。計算機與數字技術，IET，第3卷，第5期。(二零零九年八月十一日)，第413429頁。
24. M. Palesi, R. Holsmark, S. Kumar, V. Catania。片上網絡的特定應用路由算法。IEEE並行和分布式係統彙刊，20(3)，第316330頁，2009年3月。
25. A. Mejia, M. Palesi, J. Flich, S. Kumar, P. Lopez, R. Holsmark和J. Duato。基於區域的路由:一種支持noc中高效路由算法的機製IEEE超大規模集成係統學報，17(3)，第356369頁，2009年3月。
26. G. Ascia, V. Catania, M. Palesi, D. Patti。一種新的網絡芯片自適應路由選擇策略的實現與分析。計算機學報，57(6)，第809820頁，2008年6月。
27. V.卡塔尼亞，M. Palesi, D. Patti。降低基於vliw的嵌入式係統多目標設計空間探索的複雜性。計算機學報，4 (2)，pp.11:111:33, 2008。
28. V.卡塔尼亞，M. Palesi, D. Patti。多目標場景下VLIW嵌入式係統設計的分析和工具。電路係統與計算機學報，16(5)，pp. 819846, 2007年10月。
29. R. Holsmark, M. Palesi, S. Kumar。矩形區域不規則網狀拓撲NoC係統的無死鎖路由算法。係統架構雜誌，54/34(2008)頁427440。
30. D.貝爾托齊，S.庫馬爾，M. Palesi。網絡芯片:新興的研究課題和新穎的想法。集成電路設計，vol. 2007, Article ID 26454, doi:10.1155/2007/26454。
31. G. Ascia, V. Catania, A. Di Nuovo, M. Palesi, D. Patti。應用特定係統的有效設計空間探索。係統架構學報，53(10)，pp. 733750, 2007年10月。
32. G. Ascia, V. Catania, M. Palesi。網絡芯片上映射問題的多目標遺傳方法。計算機學報，12(4):370394,2006。
33. G. Ascia, V. Catania, M. Palesi。在NetworkonChip上映射內核。計算智能學報，2004,26(1):1 - 4。
34. G. Ascia, V. Catania, M. Palesi和A. Parlato。嵌入式係統中的開關活動減少:一種遺傳總線編碼方法。計算機與數字技術進展，152(6):756764,2005年11月。
35. G. Ascia, V. Catania和M. Palesi。參數化係統sonachip係統級探測的多目標遺傳方法。集成電路與係統計算機輔助設計，24(4):635645,2005年4月。
36. G. Ascia, V. Catania和M. Palesi。基於遺傳算法的參數化SystemonaChip平台空間探索設計框架。電子學報，28(2):329346,2004。
37. G. Ascia, V. Catania, M. Palesi和D.Sarta。一種具有數據依賴性的指令級功率分析模型。集成電路設計，12(2):245273,2001。

書籍章節

1. Daneshtalab先生，Palesi先生。片上網絡基本概念“，”網絡芯片中的路由算法。施普林格。2013
2. R. AlDujaily, T. Mak, F. Xia, A. Yakovlev, M. Palesi。運行時死鎖檢測。網絡芯片中的路由算法。施普林格。2013
3. M. Palesi, R. Holsmark, S. Kumar和V. Catania。芯片上低功耗網絡專用路由算法設計。低功耗網絡芯片，施普林格。
4. G. Ascia, V. Catania, A. G. Di Nuovo, M. Palesi和D. Patti。計算智能加速嵌入式係統的多目標設計空間探索。計算智能中的多目標優化:理論與實踐。Lam Thu Bui(編輯)，Sameer Alam(編輯)，第十章，pp. 265299, 2008。
5. G. Ascia, V. Catania和M. Palesi。SOC平台pareto最優配置的演化方法。在Kluwer學術出版社，編輯，SOC設計方法學，2002年。
6. G. Ascia, V. Catania和M. Palesi。參數化係統設計的調優方法。在Kluwer學術出版社，編輯，實時係統的片上係統，2002年。

會議論文

1. V.卡塔尼亞，A.米尼奧，S.蒙特萊奧內，M.帕萊西，D.帕蒂。Noxim:一種開放、可擴展、周期精確的芯片模擬器網絡。2015年IEEE國際應用係統、體係結構和處理器會議將於2015年7月27日在加拿大多倫多舉行。
2. A.米尼奧，M. S.魯斯利，M. Palesi, G. Ascia, V. Catania和M. N. Marsono。節能WiNoC結構的閉環發射功率自標定方案設計自動化和測試在歐洲(日期2015)。2015年3月912日，法國格勒諾布爾。
3. Fattah先生，Palesi先生，P. Liljeberg, H. Tenhunen。SHiFA:多核係統運行時故障件管理中的係統級層次結構。設計自動化會議(DAC 2014)。DAC 2014。2014年6月15日。
4. A.米尼奧，M.帕萊西，G.阿西亞，V.卡塔尼亞。節能毫米波無線noc的自適應發射功率技術。設計自動化和測試在歐洲(日期2014)。2014年3月24日，德國德累斯頓。
5. 王曉霞，趙斌，麥濤，楊敏，薑勇，Daneshtalab, Palesi。基於多智能體拍賣模型的多核係統自適應功率分配。設計自動化和測試在歐洲(日期2014)。2014年3月24日，德國德累斯頓。
6. M. Masi, A. Mineo, M. Palesi, G. Ascia, V. Catania。可靠性與帶寬約束下的低能量映射技術。第11屆IEEE/IFIP嵌入式與普適計算國際會議，中國張家界，2013年11月1315日。
7. A.米尼奧，M.帕萊西，G.阿西亞，V.卡塔尼亞。芯片上低能耗網絡的運行時在線鏈路電壓縮放。EUROMICRO DSD/SEAA 2013，桑坦德，西班牙，2013年9月46日。
8. G. Ascia, M. Palesi, V. Catania。基於模糊規則庫係統的片上網絡自適應輸出選擇函數。EUROMICRO DSD/SEAA 2013，桑坦德，西班牙，2013年9月46日。
9. A.米尼奧，M.帕萊西，G.阿西亞，V.卡塔尼亞。第13屆嵌入式計算機係統國際會議:架構、建模和仿真(SAMOS XIII)，希臘，SAMOS, 2013年7月15-18日。
10. 王曉霞，麥濤，楊敏，薑勇，Daneshtalab, Palesi。動態網絡工作流優勢適應的自調優網絡芯片研究。發表於第七屆ACM/IEEE網絡芯片(NOCS)國際研討會，2013年4月，亞利桑那州坦佩。
11. M. Ebrahimi, M. Daneshtalab, F. Farahnakian, P. Liljeberg, J. Plosila, M. Palesi和H. Tenhunen，“HARAQ:芯片網絡中高自適應路由算法的擁塞感知學習模型”，第六屆ACM/IEEE網絡芯片國際研討會論文集，1926年5月，丹麥。
12. D.帕蒂，A.斯帕達奇尼，M. Palesi, F. Fazzino和V.卡塔尼亞。提高計算機體係結構導論課程的教學效果。計算智能與軟件工程國際會議，2011。
13. 王曉霞，Palesi M.，楊敏，薑勇，黃敏春，劉平。PowerAware運行時增量映射3D NetworksonChip。計算機科學，vol. 6985，網絡與並行計算會議，2011。
14. 王曉霞，Palesi M.，楊敏，薑勇，黃敏春，劉平。基於3D soc的低延遲和節能多播方案。VLSI片上係統。2011年10月，中國香港九龍。
15. D.薩萊米，M.帕萊西，V.卡塔尼亞。芯片上網絡的PowerAware選擇策略。第六屆納米級集成係統設計與技術國際會議(DTIS'11)。2011年4月68日，希臘雅典。
16. 馬誌剛，夏方飛，馬誌剛，馬誌剛。基於耦合傳遞閉包網絡的NetworksonChip運行時死鎖檢測。設計自動化和測試在歐洲(日期2011)。2011年3月1418日，法國格勒諾布爾。最佳論文獎
17. R. Holsmark, S. Kumar, M. Palesi。一種支持芯片平台上大型網絡分層路由的多級路由方案和路由器架構。第四屆芯片上高度並行處理研討會，2010年8月31日，意大利。(出現)
18. 帕萊西，R. Holsmark，王曉光，S. Kumar，楊敏敏，蔣勇，V. Catania。利用自適應路由算法在芯片網絡中保證有序分組傳遞的新機製。第13屆歐微數字係統設計體係結構、方法和工具會議，法國裏爾，2010年9月13日。(出現)
19. 帕萊西，R. Holsmark，王曉光，S. Kumar，楊敏敏，蔣勇，V. Catania。第四屆互連網絡架構研討會:芯片上，多芯片，與第五屆高性能嵌入式架構和編譯器國際會議同時舉行，比薩，意大利，2010年1月24日。
20. M. Palesi和S. Kumar。第二屆芯片架構網絡國際研討會，與第42屆IEEE/ACM微架構國際研討會同時舉行，2009年12月12日，美國紐約。
21. G. Ascia, V. Catania, F. Fazzino, M. Palesi。一種降低網絡芯片功耗的編碼方案。IEEE計算機工程與係統國際會議，2009年12月1416日，埃及開羅。
22. V.卡塔尼亞，G. De Francisci Morales, A. G. Di Nuovo, M. Palesi, D. Patti。特定應用領域嵌入式體係結構多目標設計的一種有效方法。第12屆歐微數字係統設計會議，2009年8月27日，希臘帕特雷。
23. M. Palesi, F. Fazzino, G. Ascia, V. Catania。基於蟲洞交換網絡芯片的低功耗數據編碼。第12屆歐微數字係統設計會議，2009年8月27日，希臘帕特雷。
24. R. Tornero, V. Sterrantino, M. Palesi, J. M. Orduna。片上網絡並發映射與路由的多目標策略。IEEE/ACM並行與分布式處理國際研討會，2528年5月，意大利，羅馬。
25. R.霍爾斯馬克，M. Palesi, S. Kumar, A. Mejia。HiRA:芯片上分層網絡中無死鎖路由的方法。第三屆ACM/IEEE芯片上網絡國際研討會。2009年5月1013日，加州聖地亞哥
26. D. Frazzetta, G. Dimartino, M. Palesi, S. Kumar, V. Catania。利用部分故障鏈路的NoC係統的高效應用特定路由算法。第11屆EUROMICRO數字係統設計會議，架構，方法和工具，第1825頁，2008年9月35日，意大利帕爾馬。
27. V.卡塔尼亞，G. De Francisci Morales, A. G. Di Nuovo, M. Palesi, D. Patti。嵌入式係統設計的高性能計算:一個案例研究。第11屆EUROMICRO數字係統設計會議，架構，方法和工具，pp. 656659, 2008年9月35日，意大利帕爾馬。
28. R. Tornero, J. M. Orduna, M. Palesi, J. Duato。麵向noc的通信感知拓撲映射技術。並行和分布式計算國際會議，pp. 910919, 2008年8月2629日，拉斯帕爾馬斯德大加那利島，西班牙。
29. M. Palesi, G. Longo, S. Signorino, S. Kumar, R. Holsmark, V. Catania。網絡芯片平台帶寬感知和避免擁塞的高效路由算法設計。IEEE網絡芯片國際研討會，第97106頁，2008年4月7日至11日，紐卡斯爾大學，英國。
30. G. Longo, S. Signorino, M. Palesi, S. Kumar, R. Holsmark, V. Catania。網絡芯片帶寬感知路由算法。第二屆互連網絡架構研討會:單片、多片。2008年1月27日，瑞典哥德堡。
31. R. Tornero, J. M. Orduna, M. Palesi, J. Duato。麵向noc的通信感知任務映射技術。第二屆互連網絡架構研討會:單片、多片。2008年1月27日，瑞典哥德堡。
32. M. Palesi, S. Kumar, R. Holsmark, V. Catania。利用通信並發性在可重構NoC平台中實現高效的無死鎖路由。IEEE國際並行和分布式處理研討會，第18頁，加州長灘，2007年3月。
33. A. G. Di Nuovo, M. Palesi, V. Catania。高維問題的多目標進化模糊聚類。IEEE國際模糊係統會議。第16頁，2007年7月。
34. G. Ascia, V. Catania, M. Palesi, D. Patti。NeighborsonPath:一種新的芯片網絡選擇策略。第四屆IEEE實時多媒體嵌入式係統研討會，第7984頁。韓國首爾，2006年10月2627日。
35. M. Palesi, R. Holsmark, S. Kumar, V. Catania。NoC係統專用無死鎖路由算法的設計方法。硬件軟件協同設計與係統綜合國際會議，第142147頁。韓國首爾，2006年10月2225日。
36. G. Ascia, V. Catania, A. Di Nuovo, M. Palesi, D. Patti。嵌入式係統設計中的模糊決策。硬件軟件協同設計與係統綜合國際會議，韓國首爾，2006年10月2225日。
37. R. Holsmark, M. Palesi, S. Kumar。帶區域的網狀拓撲NoC係統的無死鎖路由算法。DSD 2006，第九屆EUROMICRO數字係統設計會議，體係結構，方法和工具，第696703頁。克羅地亞，2006年9月。
38. M. Palesi, S. Kumar, R. Holsmark。網狀拓撲NoC結構中應用特定路由的路由表壓縮方法。SAMOS VI研討會:嵌入式計算機係統:體係結構、建模和仿真，第373384頁。2006年7月，希臘薩摩斯。
39. G. Ascia, V. Catania, A. Di Nuovo, M. Palesi, D. Patti。一種有效的係統級係統設計的層次模糊方法。ICSAMOS:嵌入式
計算機係統:體係結構、建模與仿真。2006年7月，希臘薩摩斯。
40. G. Ascia, V. Catania, A. Di Nuovo, M. Palesi, D. Patti。參數化VLIW處理器設計中智能係統級探索的多目標遺傳模糊方法。IEEE進化計算大會將於2006年7月在加拿大溫哥華喜來登華爾中心舉行。
41. G. Ascia, V. Catania, A. Di Nuovo, M. Palesi, D. Patti。模糊模擬加速計算機設計。第四屆工業模擬會議，第285289頁，巴勒莫，意大利，2006年6月57日。
42. G. Ascia, V. Catania, M. Palesi, D. Patti。一種新的片上網絡自適應路由選擇策略。電子、硬件、無線和光通信國際會議。西班牙馬德裏，2006年2月1517日。
43. G. Ascia, V. Catania, M. Palesi。網絡芯片映射問題的一種進化方法。IEEE進化計算大會。2005年9月2日，英國愛丁堡。
44. G. Ascia, V. Catania, M. Palesi, D. Patti。VLIW建築設計空間探索。IEEE第16屆特定應用係統、體係結構和處理器國際會議。希臘薩摩斯，2005年7月2325日。
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46. G. Ascia, V. Catania, M. Palesi, D. Patti。一個用於評估基於vliw的嵌入式係統的區域/性能/功率權衡的係統級框架。2005年亞洲及南太平洋設計自動化會議，上海，中國，1821年1月，2005。
47. G. Ascia, V. Catania, M. Palesi, D. Patti。超塊形成的動力/能量視角高性能計算國際會議。印度班加羅爾，1922年12月，2005年。
48. G. Ascia, V. Catania, M. Palesi。基於網格的NoC架構的多目標映射。第二屆IEEE/ACM/IFIP硬件/軟件協同設計與係統綜合國際會議，第182187頁，瑞典斯德哥爾摩，2004年9月810日。
49. G. Ascia, V. Catania, M. Palesi和D. Patti。參數化VLIW體係結構的多目標優化。2004年6月26日，美國國家航空航天局/國防部可進化硬件會議。
50. G. Ascia, V. Catania, M. Palesi和A. Parlato。一種減少地址總線中交換活動的進化方法。在進化計算大會，堪培拉，澳大利亞，2003年12月812日。
51. G. Ascia, V. Catania, M. Palesi和A. Parlato。總線編碼的遺傳方法。IFIP超大規模集成國際會議，2003年12月13日。
52. G. Ascia, V. Catania, M. Palesi和D. Patti。EPICExplorer:用於設計空間探索的參數化vliw平台框架。第一次實時多媒體嵌入式係統研討會，美國加州新港海灘，2003年10月34日。
53. G. Ascia, V. Catania, M. Palesi和A. Parlato。一種減少地址總線能量的進化方法。信息與通信技術國際研討會，2003年9月24日。
54. G. Ascia, V. Catania和M. Palesi。基於遺傳總線編碼的嵌入式係統功率優化技術。第13屆電力與時序建模、優化與仿真國際研討會，意大利都靈，2003年9月1012日。
55. G. Ascia, V. Catania和M. Palesi。參數化係統設計的調優方法。2002年7月67日，加拿大班夫，實時應用係統芯片國際研討會。
56. G. Ascia, V. Catania和M. Palesi。基於ip的systemonachip空間探索方法設計。在IEEE電路與係統國際研討會上，斯科茨代爾，亞利桑那州，2002年5月2629日。
57. M. Palesi和T.Givargis。利用遺傳算法進行多目標設計空間探索。2002年5月68日，第十屆軟硬件協同設計國際研討會，美國科羅拉多州埃斯蒂斯公園斯坦利酒店。
58. G. Ascia, V. Catania和M. Palesi。參數化超大規模集成電路係統設計空間探索框架。第7屆亞洲和南太平洋設計自動化會議暨第15屆超大規模集成電路設計國際會議，印度班加羅爾，2002年1月711日。
59. G. Ascia, V. Catania和M. Palesi。一種設計參數化soc空間探測的新方法。IFIP超大規模集成國際會議，全球芯片係統設計和CAD會議，第11版，頁449454，蒙彼利埃，法國，2001年12月25日。
60. G. Ascia, V. Catania和M. Palesi。基於遺傳算法的參數化係統設計。在9日。硬件/軟件協同設計國際研討會，第177182頁，丹麥哥本哈根，2001年4月2527日。